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主要性能
?  1.8V  模擬電源供電
?  1.8V CMOS  輸出供電
?  低功耗：750mW（125MSps）
?  信噪比(SNR) : 78dBFS(70MHz, 125MSps)
?  無雜散動態(tài)范圍(SFDR) : 88dBc(70MHz, 
125MSps)
?  中頻采樣頻率達(dá) 400MHz  以上
?  小信號輸入噪聲: -154.0dBm/Hz(200Ω輸入阻
抗，70MHz，125MSps)
?  可編程  ADC  內(nèi)部基準(zhǔn)電壓源
?  集成   ADC  采樣保持輸入
?  靈活的模擬輸入范圍：1Vpp  至   2Vpp
?  差分模擬輸入 650MHz  帶寬
?  ADC  時鐘占空比穩(wěn)定器
?  串行端口控制
?  QFN-64  封裝   9mm x 9mm
應(yīng)用場合
?  通信
?  分集無線電系統(tǒng)
?  多模式數(shù)字接收器(3G)
GSM、EDGE、W-CDMA、LTE、
CDMA2000、WiMAX、TD-SCDMA
?  I/Q  解調(diào)系統(tǒng)
?  智能天線系統(tǒng)
?  通用軟件無線電
?  寬帶數(shù)據(jù)應(yīng)用

?  超聲設(shè)備

SC1269是一款可以替代AD9268的國產(chǎn)模數(shù)轉(zhuǎn)換器。

SC1269  是一款雙通道  16  位，最高轉(zhuǎn)換速度  125MSps，基于流水線架構(gòu)的模數(shù)轉(zhuǎn)換器（ADC），內(nèi)部集成了時鐘緩沖、基準(zhǔn)電壓源、輸入采樣保持等功能模塊，實現(xiàn)對模擬輸入高速高精度模數(shù)轉(zhuǎn)換。并集成了獨特的數(shù)字校準(zhǔn)

算法，在不影響功耗的前提下，有效提升ADC 動態(tài)特性。輸出為  1.8V  全并行  CMOS  電平，采用三線制  SPI  串行接口實現(xiàn)內(nèi)部寄存器的讀寫操作。SC1269 采用  64 腳  QFN 封裝，  額定溫度范圍-40℃至 85℃工業(yè)溫度范圍。 

典型應(yīng)用電路
SC1269 輸入信號、輸入時鐘、外部直流引腳等外圍器件的典型應(yīng)用電路如下。
模擬輸入網(wǎng)絡(luò)
當(dāng)輸入頻率處于第二或更高奈奎斯特區(qū)域時，大多數(shù)放大器的噪聲性能無法滿足要求以達(dá)到SC1269 真正的  SNR 性能。建議使用的輸入配置是差分雙巴倫耦合（見圖  15）。在這種配置中， 輸入交流耦合，這些電阻補(bǔ)償輸入巴倫的損耗，向驅(qū)動器提供 50Ω阻抗。在雙巴倫和變壓器配置中，輸入電容和電阻的值取決于輸入頻率和源阻抗，并且可能需要降低或去掉。表 7 列出了設(shè)置RC 網(wǎng)絡(luò)的建議值。當(dāng)輸入頻率較高時，將鐵氧體磁珠與電阻串聯(lián)并去掉電容可以實現(xiàn)良好的性能。不過，這些值取決于輸入信號，且只能用作初始參考。

時鐘輸入網(wǎng)絡(luò)
為充分發(fā)揮芯片的性能，應(yīng)利用一個差分信號作為  SC1269  采樣時鐘輸入端（CLK+/-）的時鐘信號。輸入時鐘引腳有內(nèi)部偏置，無需外部偏置。如果這些輸入懸空，建議將  CLK-引腳拉低以防止雜散時鐘。建議采樣射頻變壓器配置，如圖  16  所示?？缃釉谧儔浩魃系谋硨Ρ承ぬ鼗O管可以將輸入到  SC1269  中的時鐘信號限制為約差分  0.8V  峰峰值。這樣，既可以防止時鐘的大電壓擺幅饋通至其它部分，還可以保留信號的快速上升和下降時間，這一點對低抖動性能來說非常重要。

極限參數(shù)
AVDD 至 AGND………………………………………………………………………………-0.3V 至 2V
DRVDD 至 AGND…………………………………………………………………………..-0.3V 至 3.9V
輸入電壓(VIN+/-, CLK+/-, VREF, SENSE, VCM, RBIAS)………………………-0.3V 至 AVDD+0.2V
輸入電壓(CSB, SCLK, SDIO, PDWN)…………………………………………..-0.3V 至 DRVDD+0.3V
輸出電壓(DCOA,DCOB,D0A/D0B 至 D13A/D13B)……………………………-0.3V 至 DRVDD+0.3V
最大結(jié)溫 TJ,MAX………………………………………………………………………………………150°C
工作溫度范圍……………………………………………………………………………….-40°C 至 85°C
存儲溫度范圍……………………………………………………………………………...-65°C 至 150°C
ESD(Human Body Model)……………………………………………………………………………2000V
對以上所列的最大極限值，如果器件工作在超過此極限值的環(huán)境中，很可能會對器件造成永久性破壞。在實際運(yùn)用中，最好不要使器件工作在此極限值或超過此極限值的環(huán)境中。

數(shù)字輸出格式
SC1269 輸出驅(qū)動器為 1.8V CMOS 邏輯及 LVDS 輸出接口，CMOS 輸出數(shù)據(jù)也可以多路復(fù)用到單個輸出總線上，以減少所需的連接數(shù)字處理端的通道總數(shù)，時序如圖 2 和圖 3 所示。輸出驅(qū)動器應(yīng)能夠提供足夠的輸出電流，以便驅(qū)動各種邏輯電路，驅(qū)動力可通過寄存器進(jìn)行調(diào)整。然而，大驅(qū)動電流可能導(dǎo)致在電源信號中產(chǎn)生毛刺脈沖，影響轉(zhuǎn)換器的性能。因此，在那些需要 ADC 來驅(qū)動大容性負(fù)載或較大扇出的應(yīng)用中，可能需要用到外部緩沖器或鎖存器。表 10 數(shù)據(jù)輸出格式
輸入（V）  條件  偏移二進(jìn)制模式  二進(jìn)制補(bǔ)碼模式  溢出
VIN+ - VINVIN+ - VINVIN+ - VINVIN+ - VINVIN+ - VIN-< -VREF – 0.5LSB
= -VREF
=0
=+VREF – 1LSB
> +VREF – 0.5LSB
00 0000 0000 0000
00 0000 0000 0000
10 0000 0000 0000
11 1111 1111 1111
11 1111 1111 1111
10 0000 0000 0000
10 0000 0000 0000
00 0000 0000 0000
01 1111 1111 1111
01 1111 1111 1111
1
0
0
0
1
數(shù)字輸出啟用功能（OEB）
SC1269 具有靈活的數(shù)字輸出引腳三態(tài)功能。使用 OEB 引腳或通過 SPI 配置可以啟用三態(tài)模式。如果 OEB 引腳低，則會啟用輸出 IO 和 DCO。如果 OEB 引腳高，輸出 IO 和 DCO 處于高阻抗?fàn)顟B(tài)。此 OEB 功能不用于快速訪問數(shù)據(jù)總線。注意 OEB 為高時電壓為數(shù)字電源（DRVDD），不應(yīng)超過該電源電壓。當(dāng)使用 SPI 配置時，可以通過將寄存器 0x14 中的輸出禁用（OEB）位（位 4）拉高。每個通道的數(shù)據(jù)輸出和 DCO 輸出可以獨立配置為三態(tài)輸出。
時序
SC1269 提供鎖存數(shù)據(jù)的流水線延遲為 19 個時鐘周期。數(shù)據(jù)輸出在時鐘信號上升沿后一個傳播延遲（tPD）可用。最小化輸出數(shù)據(jù)線的長度和施加在它們上的負(fù)載，以減少 SC1269 中的瞬態(tài)，這些瞬態(tài)會降低轉(zhuǎn)換器的動態(tài)性能。SC1269 的最低典型轉(zhuǎn)換率為 3 MSPS，在時鐘速率低于 3  MSPS 時，動態(tài)性能可能會降低。
數(shù)據(jù)時鐘輸出（DCO）
SC1269 提供兩個數(shù)據(jù)時鐘輸出（DCO）信號，用于捕獲數(shù)字輸出的數(shù)據(jù)。除非通過 SPI 改變了DCO 時鐘極性，否則 CMOS 數(shù)據(jù)輸出在 DCO 上升沿有效。參見圖 2 和圖 3 以獲取圖形化的時序描述。