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產(chǎn)品概況
SC1224 是一款 12 位 80/40/25/10MSps 低功耗 3V 電源供電的模數(shù)轉(zhuǎn)換器，專為數(shù)字化高頻寬動(dòng)態(tài)范圍信號(hào)而設(shè)計(jì)。SC1224 非常適合要求苛刻的成像和通信應(yīng)用，其交流性能，包括 80MHz采樣下 70.08dB 信噪比和 83dB 無雜散動(dòng)態(tài)范圍，用于遠(yuǎn)遠(yuǎn)超過奈奎斯特頻率的信號(hào)。直流規(guī)格包括±1LSB INL（典型值），±0.3LSB DNL（典型值）和無漏失碼。輸入端參考噪聲很低，僅為0.96LSBRMS。一個(gè)單獨(dú)的輸出電源使輸出能驅(qū)動(dòng) 0.5V 至 3.6V 邏輯電路.一個(gè)單端 CLK 輸入負(fù)責(zé)控制轉(zhuǎn)換器運(yùn)作。一個(gè)任選的時(shí)鐘占空比穩(wěn)定器在全速和多種時(shí)鐘占空比條件下實(shí)現(xiàn)了高性能。

模擬輸入網(wǎng)絡(luò)
為獲得最佳性能，模擬輸入應(yīng)采用差分驅(qū)動(dòng)，VCM 輸出引腳（引腳 31）可用于提供共模偏置電平。VCM 可以直接連接到變壓器的中心抽頭，以設(shè)置直流輸入電平或作為運(yùn)放差分驅(qū)動(dòng)電路的參考電平。圖 22 使用差分放大器將單端輸入信號(hào)轉(zhuǎn)換為差分輸入信號(hào)，這種方法的優(yōu)點(diǎn)是它提供低頻輸入響應(yīng)；然而大多數(shù)運(yùn)放有限的增益帶寬將限制 SFDR 在高輸入頻率。圖 23 使用帶有中心抽頭次級(jí)的射頻變壓器驅(qū)動(dòng)，使用變壓器的缺點(diǎn)是低頻響應(yīng)的損失，大多數(shù)小型射頻變壓器在頻率低于 1MHz 時(shí)性能較差。
使用 AIN-接共模電壓，AIN+接輸入信號(hào)的輸入網(wǎng)絡(luò)方式，該種輸入方式會(huì)導(dǎo)致芯片 SNR 變
差，因此不建議單端驅(qū)動(dòng) SC1224。
與所有高性能、高速模數(shù)轉(zhuǎn)換器一樣，SC1224 的動(dòng)態(tài)性能也會(huì)受到輸入驅(qū)動(dòng)電路的影響，特別是二次諧波和三次諧波。源阻抗和電抗會(huì)影響 SFDR。為獲得最佳性能，建議每個(gè)輸入的源阻抗為 100? 或更小，且源阻抗應(yīng)與差分輸入匹配，阻抗不匹配會(huì)導(dǎo)致偶次諧波的增加。圖 22 放大器單端轉(zhuǎn)差分輸入網(wǎng)絡(luò) 圖 23 變壓器單端轉(zhuǎn)差分輸入網(wǎng)絡(luò)
時(shí)鐘輸入網(wǎng)絡(luò)
CLK 輸入可以直接用 CMOS 或 TTL 電平信號(hào)驅(qū)動(dòng)。在 CLK 引腳之前，差分時(shí)鐘還可以與低抖動(dòng) CMOS 轉(zhuǎn)換器一起使用（見圖 24）。SC1224 的噪聲性能取決于時(shí)鐘信號(hào)質(zhì)量和模擬輸入。時(shí)鐘信號(hào)上存在的任何噪聲都將導(dǎo)致額外的孔徑抖動(dòng)，影響芯片的動(dòng)態(tài)性能。 為了使 ADC 正常工作，CLK 信號(hào)應(yīng)該有 50%(10%)的占空比。每個(gè)半周期必須至少有 40ns 的 ADC 內(nèi)部電路，以有足夠的穩(wěn)定時(shí)間進(jìn)行正常操作。如果輸入時(shí)鐘有非 50%的占空比，可以使用 MODE 引腳，調(diào)用
時(shí)鐘占空比穩(wěn)定器，MODE 引腳應(yīng)該使用外部電阻連接到 1/3VDD 或 2/3VDD。

?  功能模塊示意圖：