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SC1421
產(chǎn)品概況
SC1421是采用逐次逼近型架構(gòu)，內(nèi)置采樣保持電路、內(nèi)部時(shí)鐘以及高速串行接口的單通道12位串行6 μs SAR ADC。SC1421的模擬輸入范圍為±10 V，采用+5 V單電源供電，典型功耗僅25 mW。

SC1421采用8引腳的SOIC封裝。

主要性能
?  12 位 ADC，轉(zhuǎn)換時(shí)間為 6 微秒
?  +5V 單電源供電
?  高速、易用的串行接口
?  片內(nèi)采樣保持放大器
?  低功耗：25mW（典型值）
?  模擬輸入范圍±10V
?  8 引腳 SOIC 封裝
應(yīng)用場合
?  工業(yè)自動(dòng)化技術(shù)
?  可編程邏輯控制器 (PLC)
?  分布式控制系統(tǒng) (DCS)

時(shí)序和控制部分
圖2顯示了SC1421最佳性能工作時(shí)所需的時(shí)序。在圖中所示的序列中，轉(zhuǎn)換在CONVST
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上升沿開
始，6μs后SC1421本次轉(zhuǎn)換得到的新數(shù)據(jù)會(huì)存儲(chǔ)在輸出寄存器中。讀取操作發(fā)生時(shí)，在CONVST
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的下
一個(gè)上升邊緣之前應(yīng)該最少保持600ns結(jié)束讀取操作，以優(yōu)化下次轉(zhuǎn)換開始之前跟隨/保持放大器的建立。在串行時(shí)鐘頻率最高為8.33MHz的情況下，芯片可實(shí)現(xiàn)的吞吐量為6μs (轉(zhuǎn)換時(shí)間)  + 1.92μs (讀取
時(shí)間) + 0.6μs (采集時(shí)間)，這將導(dǎo)致8.52μs的最小吞吐量時(shí)間(相當(dāng)于117 kHz的吞吐量速率)。為了最小化電路板空間，SC1421 采用8 引腳封裝，可用于接口的引腳數(shù)量非常有限，因此，
SC1421沒有提供狀態(tài)信號(hào)來指示轉(zhuǎn)換何時(shí)完成。在許多應(yīng)用中該問題無需考慮，因?yàn)閿?shù)據(jù)可以在轉(zhuǎn)串行接口
SC1421的串行接口僅由兩根線組成，一個(gè)串行時(shí)鐘輸入(SCLK)和一個(gè)串行數(shù)據(jù)輸出(SDATA)，
這是大多數(shù)微控制器，DSP處理器和移位寄存器都易于使用的接口。
圖4顯示了SC1421讀取操作的時(shí)序圖，串行時(shí)鐘輸入(SCLK)為串行接口提供時(shí)鐘源，串行數(shù)據(jù)
在該時(shí)鐘的上升沿上從SDATA線時(shí)鐘輸出，在SCLK的下降沿上有效。串行時(shí)鐘輸入(SCLK)必須提
供16個(gè)時(shí)鐘脈沖，以完全獲得轉(zhuǎn)換結(jié)果，SC1421提供四個(gè)前導(dǎo)零，后面跟著以MSB  (DB11)開始的12
位轉(zhuǎn)換結(jié)果，最后上升時(shí)鐘邊緣的最后一個(gè)數(shù)據(jù)位是LSB  (DB0)，在SCLK的第十六下降沿，SDATA
線被禁用(三態(tài))。在最后一位被敲出后，SCLK輸入應(yīng)該返回低電平，并一直保持低電平，直到下一
次串行數(shù)據(jù)讀取操作；如果在第十六個(gè)時(shí)鐘之后還有額外的時(shí)鐘脈沖，SC1421將重新開始，從其輸
出寄存器輸出數(shù)據(jù)，即使此時(shí)時(shí)鐘停止，數(shù)據(jù)總線也將不再是三態(tài)模式；如果串行時(shí)鐘在CONVST
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的下一個(gè)下降沿之前停止，SC1421將繼續(xù)正常工作，輸出移位寄存器在CONVST
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下降沿時(shí)復(fù)位，因
此當(dāng)CONVST
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變低時(shí)，SCLK線必須是低的，以便可以正常復(fù)位輸出移位寄存器。
串行時(shí)鐘輸入在串行讀取操作期間不需要是連續(xù)的，這16位數(shù)據(jù)(4個(gè)前導(dǎo)零和12位轉(zhuǎn)換結(jié)果)可
以以字節(jié)數(shù)從SC1421讀取，需要注意 SCLK輸入必須在兩個(gè)字節(jié)之間保持低電平。
通常，輸出寄存器在轉(zhuǎn)換結(jié)束時(shí)更新。當(dāng)轉(zhuǎn)換完成時(shí)，從輸出寄存器的串行讀取正在進(jìn)行，但
是，輸出寄存器的更新是延遲的，在這種情況下，當(dāng)串行讀取完成時(shí)，輸出寄存器將被更新。如果
串行讀取在CONVST
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的下一個(gè)下降沿之前沒有完成，輸出寄存器將在CONVST
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的下降沿更新，并復(fù)
位輸出移位寄存器。在時(shí)序控制程序中，若數(shù)據(jù)讀取已經(jīng)啟動(dòng)，但在CONVST
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下降沿之前沒有完成，
用戶必須提供大于1.5μs的CONVST
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脈沖寬度，以確保在下一個(gè)轉(zhuǎn)換開始之前SC1421可以正確進(jìn)行工
作；在時(shí)序控制程序中，輸出更新要么發(fā)生在轉(zhuǎn)換結(jié)束，要么發(fā)生在CONVST
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上升沿前1.5μs完成的
串行讀取結(jié)束時(shí)。通常CONVST
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可以達(dá)到最小50ns的脈寬。
SC1421對串行時(shí)鐘邊緣進(jìn)行計(jì)數(shù)，以知道輸出寄存器的哪位應(yīng)該放在SDATA輸出上，為了確保
芯片輸出數(shù)據(jù)連續(xù)，只要SCLK線是低的，串行時(shí)鐘計(jì)數(shù)器在CONVST
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輸入的下降沿復(fù)位。用戶應(yīng)該
確保在串行數(shù)據(jù)讀取操作進(jìn)行時(shí)，不會(huì)出現(xiàn)CONVST
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輸入上的下降沿。
換期間或轉(zhuǎn)換后從SC1421讀??；然而，想要從SC1421獲得最佳性能的應(yīng)用程序必須確保數(shù)據(jù)讀取不
會(huì)發(fā)生在轉(zhuǎn)換期間或在CONVST
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上升邊緣之前的600ns期間。這可以通過兩種方式實(shí)現(xiàn)：
(1)  在軟件時(shí)序控制中確保讀操作直到CONVST
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上升沿后6μs再開始進(jìn)行，只有當(dāng)軟件知道何時(shí)
發(fā)出CONVST
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命令時(shí)，這才有可能
(2)  使用CONVST
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信號(hào)作為轉(zhuǎn)換開始信號(hào)和中斷信號(hào)。最簡單的方法是為CONVST
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生成一個(gè)高低
時(shí)間為6μs的方波信號(hào)(見圖3)，轉(zhuǎn)換在CONVST
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上升邊緣開始，CONVST
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的下降沿發(fā)生在6μs
之后，可以作為一個(gè)活躍的低電平信號(hào)或下降沿觸發(fā)的中斷信號(hào)來告訴處理器從SC1421讀取
數(shù)據(jù)。如果讀取操作在CONVST
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上升沿前600ns完成，也可以滿足SC1421的數(shù)據(jù)讀取時(shí)序。
上述方案將吞吐量限制在12μs以內(nèi)，根據(jù)處理器對中斷信號(hào)的響應(yīng)時(shí)間和處理器讀取數(shù)據(jù)所花
費(fèi)的時(shí)間，這可能是系統(tǒng)運(yùn)行的最快時(shí)間。在任何情況下，CONVST
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信號(hào)不必保持50:50占空比，可
以根據(jù)實(shí)際使用情況進(jìn)行調(diào)整，以優(yōu)化SC1421的吞吐量率?；蛘撸珻ONVST
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信號(hào)可以提供一個(gè)正常
的窄脈寬，CONVST
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的上升沿可以作為一個(gè)活躍高電平或上升沿觸發(fā)中斷，在讀取數(shù)據(jù)之前，可以
實(shí)現(xiàn)6μs的軟件延遲。