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英特爾可能會把目光放在新的晶體管設計上，作為實現其2nm以下制造的計劃。最近網上公布的一項專利似乎為英特爾指明了前進的方向，它將通過“堆疊的叉板晶體管”來延續摩爾定律。然而這項專利是模糊，一般專利往往都是如此，英特爾沒有提出對PAA（功率性能區域）的改進。
英特爾稱，新的晶體管設計最終可以實現3D、垂直堆疊的CMOS架構，與當今最先進的三柵級設計相比，該架構允許增加晶體管數量。然而，進一步縮小晶體管的難度如此之大，以至于英特爾的專利也將這些限制描述為“壓倒性的”——成本、風險和復雜性似乎都超過了潛在的好處。
英特爾的專利描述了納米帶晶體管與新的原子薄鍺薄膜配對的使用，該薄膜充當介電壁。該壁用作層之間的物理分隔，用作p-柵極溝槽和n-柵極溝槽之間的絕緣體。它在每個垂直堆疊的晶體管層中重復，這取決于有多少晶體管彼此堆疊。這使得P-和NMOS設備在功能受到影響之前的空間變得更小(與沒有墻時它們必須保持的距離相比)，這意味著英特爾可以在更小的區域內容納更多的器件。因此，摩爾定律又能得到延續。
英特爾早在2019年就已經開始探索這項技術——該公司在其電子設備會議（IEDM）活動中展示了該技術。然而，無論是在這項專利還是在電子會議上，我們都找不到關于forksheet 技術如何提高晶體管密度、性能和功率效率的一些“硬估計”的具體數據。
幸運的是，英特爾并不是第一家引用這種制造方式的公司，總部位于比利時的研究集團IMEC也在2019年宣布了forksheet設備的標準單元模擬結果，而這些forksheet設備正是英特爾專利的基礎。因此，這兩家機構在納米電子學領域有著密切而長久的聯系也不足為奇。
根據IMEC的第一個標準單元模擬結果，當應用于2nm技術節點時，與傳統的納米片相比該技術可以顯著提高晶體管密度。在恒定速度下提高 10% 的速度或提高 24% 的能效，同時減少 20% 以上的電池面積。此外，靜態隨機存取存儲器（SRAM）占用（通常構成 CPU 的高速緩存并且是芯片面積的最重要貢獻者之一）空間顯著減少了30%。
與臺積電宣布的3nm節點相比5nm改進了：在相同的功率和晶體管密度下性能提升10%到15%，在相同的時鐘和復雜性下最多降低30%的功率，最多70%邏輯密度增益（適用于內核）和高達20%的SRAM密度增益。
但我們需要明白，并不是所有的專利都能夠成為實際的產品或者制造技術，它們有時候是保護潛在或試探性投資的方法，甚至可以隱喻的暗示競爭對手在該領域的進步。但是，IMEC從2019年已經開始研究2納米以下節點，這使人印象深刻，特別是考慮到它在精確的刻蝕分辨率范圍內還具有不同的晶體管架構。
我們知道，半導體制造規劃和研究的時間非常漫長，英特爾首席執行官Pat Gelsinger在 2008 年首次提到10 納米技術（現在是 intel 7），理由是他看到了“一條清晰的道路”。這種清晰的方式在去年的Alder Lake中才真正體現出來，這也表明了前沿半導體制造的資本需求。Intel 7可能來晚了，但Alder Lake打破了超頻的世界紀錄。
目前尚不清楚英特爾是否會在2nm工藝中選擇堆疊插板架構，或者是否希望更早的獲得其設計優勢。但英特爾提交了專利申請，這意味著該項設計具有一定的價值。
在最近英特爾預計1000億美元計劃建造的俄亥俄工廠中（具體可見《英特爾計劃在俄亥俄州建"全球最大芯片工廠”》），在基爾辛格還在演示文稿中表示，它將在“2nm 及以下”工藝節點生產先進芯片，包括英特爾18A。