國產模數轉換器 SC1246ADI 模數轉換器(ADC) AD9245BCPZ-80 數字輸出格式
2023/5/25 11:09:58 點擊：
數字輸出格式
為了避免數字輸出和敏感輸入電路之間可能產生的交互，SC1246 的數字輸出應該驅動最小電容負載，輸出應該用 CMOS 鎖存器等設備進行緩沖。在 SC1246 全速運行時，電容負載應保持在 10pF以下。減少來自數字輸出的干擾也可以通過使用較低的 DRVDD 電壓來實現。表 7 顯示了模擬輸入電壓、數字數據位和溢出位之間的關系。
使用 MODE 引腳，SC1246 并行數字輸出可以選擇偏置二進制或二進制補碼格式。連接模式到GND 或 1/3VDD 選擇偏移二進制輸出格式；連接方式為 2/3VDD 或 VDD 選擇二進制補碼輸出格式。
模擬輸入網絡
使用全差分模式可以保證 ADC 獲得最佳性能。VCM 輸出引腳（引腳 31）可用于提供模擬差分輸入的共模偏置電平，VCM 可以直接連接到變壓器的中心抽頭，以設置直流輸入電平或作為運放差分驅動電路的參考電平。圖 26 使用差分放大器將單端輸入信號轉換為差分輸入信號，這種方法的優點是它提供低頻輸入響應；然而在高頻輸入時大多數運放有限的增益帶寬將限制 SFDR。圖 27 使用帶有中心抽頭次級的射頻變壓器驅動，使用變壓器的缺點是低頻信號性能變差，大多數小型射頻變壓器在頻率低于 1MHz 時性能較差。
在單端應用中使用 VIN-接共模電壓，VIN+接輸入信號的輸入網絡方式，單端應用中 ADC 性能會有所下降，因此不建議單端驅動 SC1246 輸入。與所有高性能、高速模數轉換器一樣，SC1246 的動態性能也會受到輸入驅動電路的影響，特別是二次諧波和三次諧波。源阻抗和電抗會影響 SFDR。為獲得最佳性能，建議每個輸入的源阻抗為100? 或更小，且源阻抗應與差分輸入匹配，阻抗不匹配會導致偶次諧波的增加。
時鐘輸入網絡
CLK 輸入可以直接用 CMOS 或 TTL 電平信號驅動。在 CLK 引腳之前，差分時鐘還可以與低動 CMOS 轉換器一起使用（見圖 28）。SC1246 的噪聲性能取決于時鐘信號質量和模擬輸入。時鐘
信號上存在的任何噪聲都將導致額外的孔徑抖動，影響芯片的動態性能。 為了使 ADC 正常工作，CLK 信號占空比應該在 50%左右
SC1246 是采用多級差分流水線架構，內置高性能采樣保持電路和片內基準電壓源的雙通道、14
位、80MSPS/65MSPS/40MSPS/20MSPS 模數轉換器（ADC），采用 3V 模擬電源供電，一個單獨的
輸出電源能驅動 0.5V 至 3.6V 邏輯電路。
SC1246 專為數字化高頻寬動態范圍信號而設計，非常適合要求苛刻的成像和通信應用。在 80MHz 采樣下擁有 72.8dB 的信噪比和 85dB 的無雜散動態范圍，可用于遠遠超過奈奎斯特頻率的輸入信號。直流規格包括±1LSB INL（典型值），±0.25LSB DNL（典型值）和無漏失碼。輸入端參考噪聲很低，僅為 0.96LSBRMS。SC1246 采用 32 引腳的 QFN 封裝
為了避免數字輸出和敏感輸入電路之間可能產生的交互，SC1246 的數字輸出應該驅動最小電容負載，輸出應該用 CMOS 鎖存器等設備進行緩沖。在 SC1246 全速運行時，電容負載應保持在 10pF以下。減少來自數字輸出的干擾也可以通過使用較低的 DRVDD 電壓來實現。表 7 顯示了模擬輸入電壓、數字數據位和溢出位之間的關系。
使用 MODE 引腳，SC1246 并行數字輸出可以選擇偏置二進制或二進制補碼格式。連接模式到GND 或 1/3VDD 選擇偏移二進制輸出格式；連接方式為 2/3VDD 或 VDD 選擇二進制補碼輸出格式。
模擬輸入網絡
使用全差分模式可以保證 ADC 獲得最佳性能。VCM 輸出引腳（引腳 31）可用于提供模擬差分輸入的共模偏置電平，VCM 可以直接連接到變壓器的中心抽頭，以設置直流輸入電平或作為運放差分驅動電路的參考電平。圖 26 使用差分放大器將單端輸入信號轉換為差分輸入信號，這種方法的優點是它提供低頻輸入響應；然而在高頻輸入時大多數運放有限的增益帶寬將限制 SFDR。圖 27 使用帶有中心抽頭次級的射頻變壓器驅動，使用變壓器的缺點是低頻信號性能變差，大多數小型射頻變壓器在頻率低于 1MHz 時性能較差。
在單端應用中使用 VIN-接共模電壓，VIN+接輸入信號的輸入網絡方式，單端應用中 ADC 性能會有所下降，因此不建議單端驅動 SC1246 輸入。與所有高性能、高速模數轉換器一樣，SC1246 的動態性能也會受到輸入驅動電路的影響，特別是二次諧波和三次諧波。源阻抗和電抗會影響 SFDR。為獲得最佳性能，建議每個輸入的源阻抗為100? 或更小，且源阻抗應與差分輸入匹配，阻抗不匹配會導致偶次諧波的增加。
時鐘輸入網絡
CLK 輸入可以直接用 CMOS 或 TTL 電平信號驅動。在 CLK 引腳之前，差分時鐘還可以與低動 CMOS 轉換器一起使用（見圖 28）。SC1246 的噪聲性能取決于時鐘信號質量和模擬輸入。時鐘
信號上存在的任何噪聲都將導致額外的孔徑抖動，影響芯片的動態性能。 為了使 ADC 正常工作，CLK 信號占空比應該在 50%左右
SC1246 是采用多級差分流水線架構，內置高性能采樣保持電路和片內基準電壓源的雙通道、14
位、80MSPS/65MSPS/40MSPS/20MSPS 模數轉換器（ADC），采用 3V 模擬電源供電，一個單獨的
輸出電源能驅動 0.5V 至 3.6V 邏輯電路。
SC1246 專為數字化高頻寬動態范圍信號而設計，非常適合要求苛刻的成像和通信應用。在 80MHz 采樣下擁有 72.8dB 的信噪比和 85dB 的無雜散動態范圍，可用于遠遠超過奈奎斯特頻率的輸入信號。直流規格包括±1LSB INL（典型值），±0.25LSB DNL（典型值）和無漏失碼。輸入端參考噪聲很低，僅為 0.96LSBRMS。SC1246 采用 32 引腳的 QFN 封裝
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