MOS管漏電流的6大原因
2023-4-23 11:48:25??????點擊：
在討論MOS晶體管時，短溝道器件中基本上有六種漏電流成分：
? 反向偏置-pn結漏電流
? 亞閾值漏電流
? 漏極引起的勢壘降低
? V滾降
? 工作溫度的影響
? 隧道進入和通過柵極氧化物漏電流
? 熱載流子從襯底注入柵氧化層引起的漏電流
? 由于柵極引起的漏極降低 (GIDL) 導致的漏電流
在繼續之前，請確保您熟悉 MOS 晶體管的基本概念 ，這將為您準備以下信息。
1. 反向偏置 pn 結漏電流
MOS 晶體管中的漏極/源極和襯底結在晶體管工作期間被反向偏置。這會導致器件中出現反向偏置漏電流。該泄漏電流可能是由于反向偏置區域中少數載流子的漂移/擴散以及由于雪崩效應而產生的電子空穴對。pn 結反向偏置漏電流取決于摻雜濃度和結面積。
對于漏極/源極和襯底區域的重摻雜 pn 結，帶間隧穿 (BTBT) 效應主導反向偏置漏電流。在帶間隧穿中，電子直接從 p 區的價帶隧穿到 n 區的導帶。對于大于 10 6 V/cm 的電場，BTBT 是可見的。
圖 1. MOS 晶體管反向偏置 pn 結中的帶間隧穿。所有圖片均由 K.Roy 等人提供，“深亞微米 CMOS 電路中的泄漏電流機制和泄漏減少技術”；過程。IEEE，卷。91，第 2 期，2003 年 2 月。
請注意，在本文的上下文中，我們將隧道現象定義為即使電子能量遠小于勢壘時也會發生。
2.亞閾值漏電流
當柵極電壓小于閾值電壓 (V th ) 但大于零時，晶體管被稱為偏置在亞閾值或弱反型區。在弱反轉中，少數載流子的濃度很小但不為零。在這種情況下，對于 |V DS |的典型值 > 0.1V 并且整個電壓降發生在漏極-襯底 pn 結上。
漏源之間平行于Si-SiO 2界面的電場分量很小。由于這個可忽略的電場，漂移電流可以忽略不計，亞閾值電流主要由擴散電流組成。
漏極誘導勢壘降低 (DIBL)
亞閾值漏電流主要是由于漏極引起的勢壘降低或 DIBL。在短溝道器件中，漏極和源極的耗盡區相互作用，降低了源極的勢壘。然后源能夠將電荷載流子注入溝道表面，導致亞閾值泄漏電流。
DIBL 在高漏極電壓和短溝道器件中很明顯。
V滾降
MOS 器件的閾值電壓由于溝道長度的減少而降低。這種現象稱為 Vth滾 降（或閾值電壓滾降）。在短溝道器件中，漏極和源極耗盡區進一步進入溝道長度，耗盡部分溝道。
因此，需要較小的柵極電壓來反轉溝道，從而降低閾值電壓。這種現象對于更高的漏極電壓是明顯的。閾值電壓的降低增加了亞閾值泄漏電流，因為亞閾值電流與閾值電壓成反比。
工作溫度的影響
溫度對漏電流也有影響。閾值電壓隨溫度升高而降低。或者，換句話說，亞閾值電流隨著溫度的升高而增加。
3. 隧穿柵極氧化層漏電流
在短溝道器件中，薄柵極氧化物會在 SiO 2層上產生高電場。具有高電場的低氧化物厚度導致電子從襯底隧穿到柵極以及從柵極通過柵極氧化物隧穿到襯底，從而導致柵極氧化物隧穿電流。
考慮如圖所示的能帶圖。
圖 2.具有(a)平帶、(b)正柵極電壓和(c)負柵極電壓的 MOS 晶體管的能帶圖
張圖，圖 2(a)，是一個平帶 MOS 晶體管，即其中不存在電荷。
當柵極端子正偏置時，能帶圖會發生變化，如第二張圖所示，圖 2(b)。強烈反轉表面處的電子隧道進入或穿過 SiO 2層，從而產生柵極電流。
另一方面，當施加負柵極電壓時，來自 n+ 多晶硅柵極的電子隧道進入或穿過 SiO 2層，從而產生柵極電流，如圖 2(c) 所示。
Fowler-Nordheim 隧道和直接隧道
柵極和襯底之間主要有兩種隧道機制。他們是：
? Fowler-Nordheim 隧道效應，其中電子隧道穿過三角形勢壘
? 直接隧道效應，其中電子隧道穿過梯形勢壘
圖 3. 能帶圖顯示(a) Fowler-Nordheim 隧道穿過氧化物的三角形勢壘和 (b)直接隧道穿過氧化物的梯形勢壘
您可以在上面的圖 3(a) 和 3(b) 中看到兩種隧道機制的能帶圖。
4. 從襯底到柵極氧化物的熱載流子注入引起的漏電流
在短溝道器件中，襯底-氧化物界面附近的高電場激發電子或空穴，它們穿過襯底-氧化物界面進入氧化物層。這種現象被稱為熱載流子注入。
圖 4. 能帶圖描繪了電子由于高電場而獲得足夠能量并越過氧化物勢壘電位（熱載流子注入效應）
這種現象更可能影響電子而不是空穴。這是因為與空穴相比，電子具有更小的有效質量和更小的勢壘高度。
5. 柵極感應漏極降低 (GIDL) 引起的漏電流
考慮具有 p 型襯底的 NMOS 晶體管。當柵極端子處存在負電壓時，正電荷會積聚在氧化物-襯底界面處。由于襯底上累積的空穴，表面表現為比襯底摻雜更重的 p 區。
這導致沿漏極-襯底界面的表面耗盡區較薄（與主體中耗盡區的厚度相比）。
圖5.(a) 在漏極-襯底界面沿表面形成薄耗盡區，(b)由雪崩效應和 BTBT 產生的載流子引起的 GIDL 電流流動
由于薄的耗盡區和較高的電場，會發生雪崩效應和帶間隧穿（如本文部分所述）。因此，柵極下方漏區中的少數載流子被產生并被負柵極電壓推入襯底。這增加了漏電流。
6. 穿通效應引起的漏電流
在短溝道器件中，由于漏極端子和源極端子的接近，兩個端子的耗盡區會聚集在一起并終合并。在這種情況下，據說發生了“擊穿”。
穿通效應降低了來自源頭的大多數載流子的勢壘。這增加了進入襯底的載流子的數量。這些載流子中的一些被漏極收集，其余載流子導致漏電流。
? 反向偏置-pn結漏電流
? 亞閾值漏電流
? 漏極引起的勢壘降低
? V滾降
? 工作溫度的影響
? 隧道進入和通過柵極氧化物漏電流
? 熱載流子從襯底注入柵氧化層引起的漏電流
? 由于柵極引起的漏極降低 (GIDL) 導致的漏電流
在繼續之前，請確保您熟悉 MOS 晶體管的基本概念 ，這將為您準備以下信息。
1. 反向偏置 pn 結漏電流
MOS 晶體管中的漏極/源極和襯底結在晶體管工作期間被反向偏置。這會導致器件中出現反向偏置漏電流。該泄漏電流可能是由于反向偏置區域中少數載流子的漂移/擴散以及由于雪崩效應而產生的電子空穴對。pn 結反向偏置漏電流取決于摻雜濃度和結面積。
對于漏極/源極和襯底區域的重摻雜 pn 結，帶間隧穿 (BTBT) 效應主導反向偏置漏電流。在帶間隧穿中，電子直接從 p 區的價帶隧穿到 n 區的導帶。對于大于 10 6 V/cm 的電場，BTBT 是可見的。
圖 1. MOS 晶體管反向偏置 pn 結中的帶間隧穿。所有圖片均由 K.Roy 等人提供，“深亞微米 CMOS 電路中的泄漏電流機制和泄漏減少技術”；過程。IEEE，卷。91，第 2 期，2003 年 2 月。
請注意，在本文的上下文中，我們將隧道現象定義為即使電子能量遠小于勢壘時也會發生。
2.亞閾值漏電流
當柵極電壓小于閾值電壓 (V th ) 但大于零時，晶體管被稱為偏置在亞閾值或弱反型區。在弱反轉中，少數載流子的濃度很小但不為零。在這種情況下，對于 |V DS |的典型值 > 0.1V 并且整個電壓降發生在漏極-襯底 pn 結上。
漏源之間平行于Si-SiO 2界面的電場分量很小。由于這個可忽略的電場，漂移電流可以忽略不計，亞閾值電流主要由擴散電流組成。
漏極誘導勢壘降低 (DIBL)
亞閾值漏電流主要是由于漏極引起的勢壘降低或 DIBL。在短溝道器件中，漏極和源極的耗盡區相互作用，降低了源極的勢壘。然后源能夠將電荷載流子注入溝道表面，導致亞閾值泄漏電流。
DIBL 在高漏極電壓和短溝道器件中很明顯。
V滾降
MOS 器件的閾值電壓由于溝道長度的減少而降低。這種現象稱為 Vth滾 降（或閾值電壓滾降）。在短溝道器件中，漏極和源極耗盡區進一步進入溝道長度，耗盡部分溝道。
因此，需要較小的柵極電壓來反轉溝道，從而降低閾值電壓。這種現象對于更高的漏極電壓是明顯的。閾值電壓的降低增加了亞閾值泄漏電流，因為亞閾值電流與閾值電壓成反比。
工作溫度的影響
溫度對漏電流也有影響。閾值電壓隨溫度升高而降低。或者，換句話說，亞閾值電流隨著溫度的升高而增加。
3. 隧穿柵極氧化層漏電流
在短溝道器件中，薄柵極氧化物會在 SiO 2層上產生高電場。具有高電場的低氧化物厚度導致電子從襯底隧穿到柵極以及從柵極通過柵極氧化物隧穿到襯底，從而導致柵極氧化物隧穿電流。
考慮如圖所示的能帶圖。
圖 2.具有(a)平帶、(b)正柵極電壓和(c)負柵極電壓的 MOS 晶體管的能帶圖
張圖，圖 2(a)，是一個平帶 MOS 晶體管，即其中不存在電荷。
當柵極端子正偏置時，能帶圖會發生變化，如第二張圖所示，圖 2(b)。強烈反轉表面處的電子隧道進入或穿過 SiO 2層，從而產生柵極電流。
另一方面，當施加負柵極電壓時，來自 n+ 多晶硅柵極的電子隧道進入或穿過 SiO 2層，從而產生柵極電流，如圖 2(c) 所示。
Fowler-Nordheim 隧道和直接隧道
柵極和襯底之間主要有兩種隧道機制。他們是：
? Fowler-Nordheim 隧道效應，其中電子隧道穿過三角形勢壘
? 直接隧道效應，其中電子隧道穿過梯形勢壘
圖 3. 能帶圖顯示(a) Fowler-Nordheim 隧道穿過氧化物的三角形勢壘和 (b)直接隧道穿過氧化物的梯形勢壘
您可以在上面的圖 3(a) 和 3(b) 中看到兩種隧道機制的能帶圖。
4. 從襯底到柵極氧化物的熱載流子注入引起的漏電流
在短溝道器件中，襯底-氧化物界面附近的高電場激發電子或空穴，它們穿過襯底-氧化物界面進入氧化物層。這種現象被稱為熱載流子注入。
圖 4. 能帶圖描繪了電子由于高電場而獲得足夠能量并越過氧化物勢壘電位（熱載流子注入效應）
這種現象更可能影響電子而不是空穴。這是因為與空穴相比，電子具有更小的有效質量和更小的勢壘高度。
5. 柵極感應漏極降低 (GIDL) 引起的漏電流
考慮具有 p 型襯底的 NMOS 晶體管。當柵極端子處存在負電壓時，正電荷會積聚在氧化物-襯底界面處。由于襯底上累積的空穴，表面表現為比襯底摻雜更重的 p 區。
這導致沿漏極-襯底界面的表面耗盡區較薄（與主體中耗盡區的厚度相比）。
圖5.(a) 在漏極-襯底界面沿表面形成薄耗盡區，(b)由雪崩效應和 BTBT 產生的載流子引起的 GIDL 電流流動
由于薄的耗盡區和較高的電場，會發生雪崩效應和帶間隧穿（如本文部分所述）。因此，柵極下方漏區中的少數載流子被產生并被負柵極電壓推入襯底。這增加了漏電流。
6. 穿通效應引起的漏電流
在短溝道器件中，由于漏極端子和源極端子的接近，兩個端子的耗盡區會聚集在一起并終合并。在這種情況下，據說發生了“擊穿”。
穿通效應降低了來自源頭的大多數載流子的勢壘。這增加了進入襯底的載流子的數量。這些載流子中的一些被漏極收集，其余載流子導致漏電流。
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